이것만 알면 '전자회로' 과목 A 학점!-2편
오늘은 회로 설계의 전체적인 flow 에 대해 말씀드리려 합니다.
전자회로 과목을 처음 공부할 때 다음과 같은 의문점들이 많으실 거라 생각합니다. 저 또한 당연히 그랬구요.
common source 같은 증폭기의 width, length 를 설계하면 칩까지 어떻게 설계되는거지?
설계 tool 을 사용하여 설계하고 어떤 방법으로 검증을 하는거지?
Layout 을 그리는 것은 어떤 의미이지?
제작이 완료된 chip 은 어떻게 측정하는지?
간략하게라도 회로 설계에 대한 전체적인 시스템을 아시고 전자회로 공부를 하신다면 훨씬 능률적으로 공부 하실 수 있습니다.
1. Tool 을 사용한 schematic 설계
위의 Comparator(비교기)를 사용한다고 생각해봅시다. 우선, Tool 을 사용하여 밑의 그림처럼 mosfet 들을 배치해줍니다.
여기서부터 진정한 설계의 시작입니다. 원하는 동작을 할 수 있도록 각 mosfet 들의 width, length 를 설정합니다. 천재가 아니고서야 한 번에 적절한 width, length 를 설정할 수 없을 겁니다. 여러번의 simulation 을 돌려 결과 파형을 확인하고 다시 mosfet 들의 parameter를 수정하고 simulation 을 돌립니다.
추가적으로 mismatch 난 noise 의 특성도 파악하기 위해 또 다른 simulation 을 진행하기도 합니다. 이제 막 공부를 시작한 학부생이시라면 이에 대해선 굳이 모르셔도 됩니다. 기회가 된다면 다음 포스팅에 작성하도록 하겠습니다.
이렇게 schematic 설계를 마쳤다면 Layout 을 그리셔야 합니다.
2. Layout 그리기 (DRC -> LVS -> PEX)
우선, Layout 에 대한 것은 DRC -> LVS -> PEX 과정이 있다라고만 알아두시고 3번으로 넘어가셔도 됩니다.
추가적으로 더 궁금하신 분들은 더 읽으셔도 좋습니다.
Layout 또한 Cadence 사의 tool 로 보통 그립니다. 밑의 그림과 같이 설계한 schematic에 대한 layout 을 그립니다.
위의 Layout 그림을 보시면 좌우 대칭으로 그려져 있는 것을 알 수 있습니다. 이것은 comparator 의 공정 mismatch 로 인한 offset 발생을 최소화 하기 위해서 입니다. 이것도 학부생이시면 꼭 아실 필요는 아직 없습니다.
이렇게 그린 Layout 을 DRC, LVS 의 과정을 거칩니다. DRC는 반도체 공정에 대한 rule 검증으로서, 인접한 metal들 사이의 간격이 공정 불가능한 정도의 간격인지 등등 공정 사에서 주어진 rule에 기반하여 check 하는 단계입니다.
LVS는 내가 그린 Layout 이 schematic 과 동일하게 되어있는지 확인하는 것입니다. nmos 를 써야하는 곳에 제대로 nmos 를 그렸는지, nmos 의 width 와 length 가 내가 schematic에 구성한 것과 동일하게 되어있는지를 확인하는 것입니다.
DRC와 LVS 과정을 거치면 PEX 를 진행하게 됩니다. 우선, PEX를 진행하는 이유는 Layout을 그리며 발생하는 기생 성분에 대한 확인을 위함입니다. PEX를 진행하면 내가 그린 Layout 을 바탕으로 metal 과 metal 사이에 발생하는 기생 cap 같은 성분을 뽑아내주어 simulation 진행 할 수 있게 해줍니다. 그러면 1번에서 진행했던 simulation 결과 보다 훨씬 더 정확한 결과값이 나오겠지요?
3. PCB 설계
이 부분은 자세히 다루지는 않겠습니다.
PCB 설계는 내가 설계한 회로를 측정 및 검증하기 위함이라고 생각하시면 됩니다.
내가 Layout 까지 마무리한 설계 파일을 가지고 공정사에서 chip 을 만들어주면 pcb board에 그 chip 을 올려두어 측정 장비로 올바른 파형이 나오는지 측정할 수 있습니다.